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实验三 3-8译码器的功能测试及仿真

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实验三 3-8 译码器功能测试及仿真

一、实验目的

1、掌握中规模集成 3-8 译码器的逻辑功能和使用方法。 2、进一步掌握 VHDL 语言的设计。
二、预*要求

复*有关译码器的原理。

三、实验仪器和设备

1.数字电子技术实验台 2.数字万用表 3.导线 4.MUX PLUSII 软件 5.74LS138 集成块
四、实验原理

1台 1块 若干
若干

译码器是一个多输入、多输出的组合逻辑电路。它的作用是把给定的代码进行“翻译”, 变成相应的状态,使输出通道中相应的一路有信号输出。译码器在数字系统中有广泛的用途, 不仅用于代码的转换、终端的数字显示,还用于数据分配,存贮器寻址和组合控制信号等。 不同的功能可选用不同种类的译码器。
译码器分为通用译码器和显示译码器两大类。前者又分为变量译码器和代码变换译码 器。
1.变量译码器(又称二进制译码器) 用以表示输入变量的状态,如 2 线-4 线、3 线-8 线和 4 线-16 线译码器。若有 n 个 输入变量,则有 2n 个不同的组合状态,就有 2n 个输出端供其使用。而每一个输出所代表的 函数对应于 n 个输入变量的最小项。 以 3 线-8 线译码器 74LS138 为例进行分析,下图(a)、(b)分别为其逻辑图及引脚排列。
其中 A2 、A1 、A0 为地址输入端,Y0 ~ Y7 为译码输出端,S1、S2 、S3 为使能端。下表为 74LS138
功能表,当 S1=1, S2 + S3 =0 时,器件使能,地址码所指定的输出端有信号(为 0)输出,
其它所有输出端均无信号(全为 1)输出。当 S1=0, S2 + S3 =X 时,或 S1=X, S2 + S3 =
1 时,译码器被禁止,所有输出同时为 1。

3-8 线译码器 74LS138 逻辑图及引脚排列图

74LS138 功能表

输入





S1

S2 + S3

A2

A1

A0 Y 0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

1

0

1

0

1

0

1

0

1

0

1

0

1

0

1

0

0

×

×

1

0

0

0

0

1

1

1

1

1

1

1

0

0

1

1

0

1

1

1

1

1

1

0

1

0

1

1

0

1

1

1

1

1

0

1

1

1

1

1

0

1

1

1

1

1

0

0

1

1

1

1

0

1

1

1

1

0

1

1

1

1

1

1

0

1

1

1

1

0

1

1

1

1

1

1

0

1

1

1

1

1

1

1

1

1

1

1

0

× ××1

1

1

1

1

1

1

1

× ××1

1

1

1

1

1

1

1

二进制译码器实际上也是负脉冲输出的脉冲分配器。若利用使能端中的一个输入端输 入数据信息,器件就成为一个数据分配器(又称多路分配器),如图 3-2 所示。若在 S1 输入
端输入数据信息, S2 = S3 =0,地址码所对应的输出是 S1 数据信息的反码;若从 S2 端输入
数据信息,令S1=1、S3 =0,地址码所对应的输出就是 S2 端数据信息的原码。若数据信息是时
钟脉冲,则数据分配器便成为时钟脉冲分配器。 根据输入地址的不同组合译出唯一地址,故可用作地址译码器。接成多路分配器,可

将一个信号源的数据信息传输到不同的地点。 二进制译码器还能方便地实现逻辑函数,如下图所示,实现的逻辑函数是
Z= ABC ? ABC ? ABC +ABC

作数据分配器图

实现逻辑函数图

利用使能端能方便地将两个 3/8 译码器组合成一个 4/16 译码器,如下图所示。

用两片 74LS138 组合成 4/16 译码器图
五、实验内容及步骤
1.74LS138 译码器逻辑功能测试
将译码器使能端 S1、 S2 、 S3 及地址端 A2、A1、A0 分别接至逻辑电*开关输出口,八个

输出端 Y7 ? ? ? Y0 依次连接在逻辑电*显示器的八个输入口上,拨动逻辑电*开关,按下表逐
项测试 74LS138 的逻辑功能。

输入





S1

S2

S3

A2

A1

A0

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

1

0

0

0

0

0

1

0

0

0

0

1

1

0

0

0

1

0

1

0

0

0

1

1

1

0

0

1

0

0

1

0

0

1

0

1

1

0

0

1

1

0

1

0

0

1

1

1

0

× ××× ×

×

1

1

×× ×

2.3-8 译码器的 VHDL 仿真 1)运行该软件,在主菜单中选择 File 中的 New 中的 Text 入与门的 VHDL 文本:
LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY decoder3_8 IS PORT(a: IN STD_LOGIC_ VECTOR(DOWNTO 0);
y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END decoder3_8; ARCHITECTURE one OF decoder3_8 IS BEGIN PROCESS (a) BEGIN
CASE a IS WHEN "000"=>Y<="00000001"; WHEN "001"=>Y<="00000010"; WHEN "010"=>Y<="00000100"; WHEN "011"=>Y<="00001000"; WHEN "100"=>Y<="00010000"; WHEN "101"=>Y<="00100000";

Editor file 文本编辑框,输

WHEN "110"=>Y<="01000000"; WHEN "111"=>Y<="10000000"; WHEN OTHERS =>null; END CASE; END PROCESS ; END one;
3 进行波形仿真 4.波形分析
六、实验报告要求
1.画出实验线路,把观察到的波形画出来,并标上对应的地址码。。 2.对仿真实验结果进行分析,说明译码器的特点。



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